Hasil Pencarian  ::  Simpan CSV :: Kembali

Abstrak :
ABSTRAK
Sebuah prosessor yang dibangun dengan bitspace diharapkan mampu bekerja optimal pada batasan waktu (deadline) yang ditetapkan, walaupun hal ini belum berlaku bagi arsitektur komputer secara umum. Pendekatan awal akan diusulkan dengan mereduksi bagian dari data/tugas (task) yang bersifat kurang signifikan namun memiliki presisi yang identik dengan presisi format double (double-precision) floating-point. Hasil dari pendekatan ini adalah sebuah usulan prosessor yang memiliki reduktor dari sebuah data/tugas. Pendekatan kedua, merancang sebuah prosessor yang memiliki kemampuan sebagai penghitung dengan tingkat presisi/akurasi yang beragam (variable precision computing) dengan implementasi metode MSB-first. Pendekatan terakhir dilakukan dengan ?menambah? kepastian presisi berupa interval aritmetika yang mampu memotong data/tugas. Potongan ?tersebut? berupa batasan atas dan batasan bawah dari area (bounds). Ke-tiga pendekatan ini dapat dibangun menjadi satu kesatuan dan menjadi sebuah prototipe prosessor yang memiliki lebar bit yang bervariasi (8, 16, 32 dan 64 bit) dengan menambahkan sebuah selektor sebagai pengambil keputusan untuk tingkat akurasi/presisi untuk menghasilkan optimalitas waktu komputasi. Hasil akhir dari representasi unit aritmetika di simulator MatLab R12a dan Altera Quartus II Cyclone EP2C35F672C6 menunjukkan bahwa sub unit aritmetika Adder/sub 8, 16, 32 dan 64 bit dengan selektor/arbiter dan kolektor memberikan optimalisasi waktu proses eksekusi komputasi. Nilai akurasi bitspace adder/sub 32 bit (single-operand) untuk uji data random tanpa selektor sebesar 97,91 % pada siklus pertama. Sedangkan pada arsitektur dengan metode yang masih dipakai saat ini (LSB) hanya menghasilkan akurasi sebesar 0,01 % sehingga terdapat selisih akurasi yang sangat signifikan, sebesar 97,90 %. Hasil akurasi bitspace adder/sub 16 bit data sound.wav tanpa selektor (single operand) dengan yang menempatkan selektor (Multi operand) yakni 87,41 % dan 98,71 %. Sehingga terjadi peningkatan optimalitas akurasi sebesar 11,30 % dan membuktikan bahwa hipotesa diawal adalah benar

---

ABSTRACT
A processor built with bitspace expected to work optimally on a specified time limit (deadline), although this has not been true for computer architecture in general. The initial approach will be proposed by reducing part of the data/task (task) which are less significant but have a precision that is identical to the double format precision (double-precision) floating-point. The result of this approach is a processor proposal that has reductor of a data/task. The second approach, designing a processor that has the ability as a counter with a level of varied precision / accuracy (variable precision computing) with MSB-first implementation method. The last approach is performed by 'adding' the precision certainty in the form of arithmetic interval that is capable of cutting data/task. The pieces are in the form of the upper limit and lower limit of the area (bounds). All these three approaches could be built into a single unit and became a prototype processor that had a width varying bits (8, 16, 32 and 64 bit) by adding a selector as decision makers for the accuracy/precision level to produce the optimality of computing time. The final result of the arithmetic unit representation in the simulator of MatLab R12a and Altera Quartus II Cyclone EP2C35F672C6 indicated that the sub-unit of arithmetic Adder/sub 8, 16, 32 and 64 bit with the selector/arbiter and collectors gave the optimized time of the computing execution process. The accuracy value of bitspace adder/sub 32 bit (single-operand) was to test the random data without the selectors of 97.91% in the first cycle. While in the architecture with a currently used method (LSB) only produced an accuracy of 0.01%, so there was a very significant difference in accuracy, amounting to 97.90%. The accuracy results of bit space adder/sub 16 bit data sound.wav without selector (single operand) with the placing selector (Multi operand) that is 87.41% and 98.71%. Thus, there was a significant improvement of the accuracy optimization of 11.30% and proved that the initial hypothesis was true

Abstrak :
Mesin DLX merupakan mesin RISC basil desain David Patterson dan John Hennesy menggunakan arsitektur load/store dan instruksi 32 bit dengan format tetap. Pembahasan Skripsi ini diarahkan kepada karakteristik set-set instruksi yang dimiliki mesin DLX. Mesin DLX diwakili oleh perangkat lunak seperti program assembler dan simulator CPU yang terangkum dalam DLXsim (simulator DLX). Set-set instruksi DLX dikelompokkan menjadi empat kategori. Pengenalan karakteristik setiap set instruksi dimulai dari urutan proses eksekusi instruksi mengikuti jalur data hingga banyaknya waktu yang diperlukan untuk proses eksekusi satu instruksi. Penyusunan instruksi menjadi sebuah program bertujuan untuk lebih mengenal fungsi instruksi dan mengamati perhitungan waktu eksekusi. Analisa basil eksekusi mengarah pada perhitungan clock cycle rata-rata setiap instruksi (CPI) dalam satu program, guns mengetahui tingkat efisiensi program dengan menggunakan mesin DLX. Nilai CPI yang diharapkan sebesar sama dengan 1 dipengaruhi ketiadaan stall. Ketiadaan stall menyebabkan total clock cycle sama dengan jumlah instruksi, Keadaan ini lebih banyak dijumpai pada program yang hanya menggunakan instruksi integer. Unjuk kerja mesin DLX yang efisien adalah tujuan pembahasan karakteristik set instruksi.