See Allo

Pengetesan rancangan VLSI dengan testability incorporation

Fakultas Teknik Universitas Indonesia, 1993

UI - Laporan Penelitian

Harry Sudibyo S., author

Penggunaan vektor uji acak-semu dan analisa tanda pada pengetesan VLSI dengan B.I.S.T.

Fakultas Teknik Universitas Indonesia, 1996

UI - Laporan Penelitian

Harry Sudibyo S., author

Metodologi Pengetesan Sel-Sel Standar pada Rangkaian VLSI

Fakultas Teknik Universitas Indonesia, 1993

UI - Laporan Penelitian

Harry Sudibyo S., author

Strategi Clocking, Jalur data dan Pengetesan pada Perancangan IC-VLSI

Fakultas Teknik Universitas Indonesia, 1997

UI - Laporan Penelitian

Weyerer, Manfred

Testability of electronic circuits

Prentice-Hall, 1992

Buku Teks

<< 1 2 3 >>